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中图法分类:自动化技术、计算技术
图书名称:数字逻辑基础与Verilog硬件描述语言
出版日期:2012-08-01
作者:贾熹滨 王秀娟 魏坚华 编著
Isbn:9787302290971
定价:31.00
开本:16
页数:18.75
字数:435
装帧:平装
丛书名:高等院校信息技术规划教材
  • 简介
  • 本书在介绍数字逻辑基本概念和知识基础上,系统介绍逻辑电路的分析和设计方法,特别结合现代数字系统设计技术的发展,介绍基于硬件描述语言Verilog HDL的逻辑电路建模方法,并给出了所举实例代码及仿真结果。
      全书内容分为3部分:第1~3章介绍数字逻辑的理论基础,包括数制、码制、逻辑代数基础以及硬件描述语言基础等;第4章介绍组合电路的分析方法、常用逻辑功能电路的Verilog HDL建模方法以及典型功能模块的应用;第5~8章在分析锁存器/触发器工作原理和逻辑特性基础上,介绍同步时序电路的分析方法,分别讨论了典型和一般同步时序电路的Verilog HDL建模方法,并介绍了典型同步时序模块的应用方法。
      本书可作为计算机、物联网、自动控制、电子信息等专业的本科生教材,也可作为数字系统设计相关技术人员学习Verilog HDL建模方法的参考书。
  • 前言
  • 数字逻辑是信息、电子等学科重要的基础课程。作为一门经典课程,该课程有着坚实的理论和实践基础,同时随着现代数字技术的发展,该课程又增添了许多新的内容。本书旨在介绍经典理论和方法基础上,介绍面向现代主流的基于硬件描述语言数字电路设计方法,并选用Verilog HDL为硬件描述语言。作为被IEEE采纳的标准语言之一,Verilog HDL相对VHDL语言具有简洁、高效、易学易用的特点,有助于学生将精力放在数字电路的建模方法,而不是语言学习上,在掌握基于硬件描述语言设计方法基础上,可进一步学习其他设计语言,根据工程需要完成数字系统的设计。
      本书在数字逻辑经典方法理论介绍基础上,进一步加强了基于硬件描述语言的电路设计的部分,精简了基于特定功能集成电路器件的“搭积木”式的传统设计方法,同时配合“数字逻辑”精品课程建设,在内容安排上加大具有工程意义的实例介绍,进一步培养学生的工程意识和素质,为学生从事计算机硬件工程任务奠定良好的基础,也为后续数字系统设计、计算机组成原理、微机原理及嵌入式工程方法等硬件课程打下坚实的基础。
      本书的内容安排如下:
      第1章 介绍数字系统中对信息的表示方法,重点阐述进制与码制、带符号数的表示方法,即原码、反码和补码;介绍几种常用的编码方法。
      第2章 介绍数字逻辑的数学基础,以举重裁判的裁决过程为线索,阐述逻辑代数与逻辑电路之间的关系,逻辑代数的基本概念、基本定理和规则,逻辑函数的基本表达形式以及逻辑函数的卡诺图化简法等。
      第3章 介绍硬件描述语言的基础,以Verilog HDL为硬件描述语言。介绍它的模块结构、语法特点和3种建模方法等。
      第4章 介绍基于逻辑门、典型组合电路的电路分析方法以及典型组合逻辑电路的设计,包括加法器、译码器、编码器、数据选择器、数据分配器、比较器等; 重点阐述Verilog HDL对组合电路的建模方法;讨论组合电路中的竞争险象问题。
      第5章 介绍时序电路的双稳态元件--锁存器与触发器。从问题需求角度出发,引出具有反馈结构的基本RS锁存器,简单介绍以RS锁存器为基础D锁存器/触发器、JK锁存器/触发器的内部结构,重点探讨边沿触发器的外部逻辑功能以及Verilog HDL模型、锁存器与触发器的区别。
      第6章 在时序逻辑概要基础上,重点讲述同步时序电路的分析。从时序电路组成结构和特点出发,分析描述时序逻辑的逻辑函数类型,介绍不同的时序逻辑描述方法。给出同步时序电路的分析方法,并对基于触发器的同步时序电路进行实例分析,同时讨论时序电路中“挂起”现象,说明该现象对电路的影响。
      第7章 介绍计数器、寄存器、移位寄存器、移位型计数器、节拍分配器和序列信号发生器等典型同步时序电路的功能,重点探讨基于状态转移图(STG)、行为描述等功能描述基础上的Verilog HDL建模方法,探讨以典型功能单位为核心模块的应用。
      第8章 介绍一般同步时序电路的设计方法,重点阐述原始状态图的建立、状态化简以及状态分配,并给出几个完整的设计实例。
      每章的最后都有一定数量的习题,以便加深对基本知识、基本理论、基本分析方法和基于Verilog HDL设计方法的理解,有些习题具有一定难度,为学生提供了不同层次的训练。附录提供了Quartus下载地址信息,基于Quartus进行实例分析、设计、仿真的详细说明,供学生参考并鼓励利用Quartus平台完成相关习题的设计与仿真。
      数字逻辑课程近年来得到了北京工业大学各级领导的广泛支持,2009年入选校级精品课程,推动了教育教学的稳步进行,不但为课程组创造了充分的研究、实验条件,而且在实验中心建立了先进的EDA实验室,开设了独立的数字逻辑课程实验。系统结构系的诸位教师亲自组织、指导数字逻辑课程建设的各个环节,多次修订和完善大纲、优化教学内容、丰富了教学课件等。
      本书的第2、5、6、7章由贾熹滨编写,第1、4、8章由王秀娟编写,第3章和附录由魏坚华编写。全书由彭建朝老师主审。在本书编写过程中,得到了课程组游周密、孙丽君等各位教师的大力支持,他们的教学实践与经验为作者提供了极大的帮助。在此一并表示衷心的感谢。
      限于作者的水平与经验,书中疏漏之处敬请广大读者批评指正。

      作 者2012年6月于北京工业大学
  • 目录
  • 第1章 信息表示1
    1.1 数制1
    1.1.1 基本概念1
    1.1.2 常用数制的表示2
    1.2 不同数制间的转换4
    1.2.1 其他进制数转换为十进制数4
    1.2.2 十进制数转换为其他进制数4
    1.2.3 二、八、十六进制数间的转换6
    1.3 带符号二进制数的表示8
    1.3.1 真值与机器数8
    1.3.2 定点数与浮点数8
    1.3.3 原码9
    1.3.4 反码11
    1.3.5 补码12
    1.3.6 真值、原码、反码、补码之间的关系15
    1.4 编码17
    1.4.1 数值数据编码17
    1.4.2 非数值数据编码23
    本章小结25
    思考题125
    习题126
    第2章 逻辑代数基础28
    2.1 概述28
    2.2 逻辑代数中的基本概念30
    2.3 逻辑代数的基本运算34
    2.3.1 与运算34
    2.3.2 或运算35
    2.3.3 非运算36
    2.4 逻辑代数的基本定理及规则37
    2.4.1 逻辑代数的基本公理37
    2.4.2 逻辑代数的基本定理38
    2.4.3 逻辑代数的3个基本规则39
    2.5 逻辑函数的性质43
    2.5.1 复合逻辑43
    2.5.2 逻辑函数的基本表达式47
    2.5.3 逻辑函数的标准表达式48
    2.6 逻辑函数的化简55
    2.6.1 逻辑函数的代数化简法56
    2.6.2 逻辑函数的卡诺图化简法58
    2.6.3 具有无关项的逻辑函数及其化简69
    本章小结71
    思考题273
    习题273
    第3章 硬件描述语言(Verilog HDL)基础77
    3.1 概述77
    3.1.1 发展历程77
    3.1.2 Verilog HDL的特点78
    3.1.3 Verilog HDL模块化设计理念79
    3.2 Verilog HDL基础知识79
    3.2.1 Verilog HDL模块结构79
    3.2.2 Verilog HDL中的词法表示84
    3.2.3 Verilog HDL的数据类型85
    3.2.4 Verilog HDL的运算符88
    3.3 Verilog HDL模块的3种建模方式93
    3.3.1 Verilog HDL模块的结构描述方式94
    3.3.2 Verilog HDL模块的数据流描述方式98
    3.3.3 Verilog HDL模块的行为描述方式100
    本章小结110
    思考题3110
    习题3111
    第4章 组合电路的逻辑分析与设计113
    4.1 概述113
    4.2 组合电路的逻辑分析119
    4.3 组合电路的设计123
    4.4 典型组合逻辑电路127
    4.4.1 编码器128
    4.4.2 译码器132
    4.4.3 数据分配器142
    4.4.4 数据选择器144
    4.4.5 三态缓冲器150
    4.4.6 数值比较电路152
    4.4.7 加法器155
    4.4.8 奇偶校验电路158
    4.5 组合电路中的竞争与险象160
    4.5.1 竞争与险象161
    4.5.2 险象的分类162
    4.5.3 逻辑险象的判断164
    4.5.4 逻辑险象的消除165
    本章小结166
    思考题4167
    习题4167
    第5章 锁存器与触发器172
    5.1 概述172
    5.2 基本R-S锁存器173
    5.3 D锁存器及D触发器175
    5.3.1 D锁存器175
    5.3.2 正边沿D触发器176
    5.3.3 D触发器的Verilog HDL模型177
    5.4 J-K锁存器及触发器179
    5.4.1 J-K锁存器179
    5.4.2 负边沿J-K触发器180
    5.4.3 J-K触发器的Verilog HDL模型181
    5.5 T触发器和T′触发器183
    5.6 锁存器和触发器的区别184
    5.7 不同类型触发器之间的转换185
    本章小结185
    思考题5186
    习题5186
    第6章 时序电路概要和同步时序电路分析188
    6.1 概述188
    6.1.1 时序电路的基本结构189
    6.1.2 时序电路的逻辑函数表达式189
    6.1.3 时序电路的分类190
    6.1.4 时序电路的描述方法190
    6.2 同步时序电路的分析方法与步骤193
    6.3 同步时序电路分析举例194
    6.4 同步时序电路中的“挂起”现象199
    本章小结201
    思考题6201
    习题6202
    第7章 典型同步时序电路的设计与应用204
    7.1 概述204
    7.2 计数器205
    7.2.1 基于触发器的二进制同步计数器设计205
    7.2.2 同步二进制计数器的Verilog HDL描述208
    7.2.3 多种编码十进制计数器的Verilog HDL参数化设计模型211
    7.2.4 多功能4位二进制加法计数器模块及应用电路分析215
    7.2.5 任意模数加1计数器的Verilog HDL参数化设计模型 222
    7.3 寄存器及其Verilog HDL模型224
    7.4 移位寄存器226
    7.4.1 串入-串出结构的移位寄存器226
    7.4.2 串入-并出结构的移位寄存器227
    7.4.3 并入-串出结构的移位寄存器228
    7.4.4 多功能移位寄存器229
    7.5 移位寄存器型计数器232
    7.5.1 环形计数器232
    7.5.2 扭环形计数器237
    7.5.3 最大长度移位型计数器240
    7.6 节拍分配器240
    7.7 序列信号发生器242
    本章小结244
    思考题7244
    习题7245
    第8章 一般同步时序电路的设计248
    8.1 原始状态图(表)的建立249
    8.2 状态化简252
    8.3 状态分配257
    8.4 一般同步时序电路设计举例258
    8.5 Verilog HDL综合设计举例263
    本章小结271
    思考题8271
    习题8272
    附录A 基于Quartus环境和Verilog HDL的电路设计与仿真实例275
    参考文献290
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